基於雙軌編碼之完全自我檢查進位選擇加法器設計

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Title:	基於雙軌編碼之完全自我檢查進位選擇加法器設計
Authors:	李明恩謝韶徽
Contributors:	電子工程系
Keywords:	雙軌編碼自我檢查電路進位選擇加法器雙軌檢查器
Date:	2010-07
Issue Date:	2013-08-02 14:51:39 (UTC+8)
Publisher:	台中;國立勤益科技大學
Abstract:	本文提出一個擁有完全自我檢查功能的進位選擇加法器架構，此架構能夠在正常運作時即時的偵測任何電路上的單一固著錯誤，所提出的電路不單擁有自我檢查的功能，還能有效的減少電晶體的使用量，並且由TSMC 0.18μm製程技術的模擬以及晶片的實現證實本篇論文所提出的電路架構擁有高可靠度。在32-bit時本文所使用的電晶體數不但比傳統的進位選擇加法器少，甚至還比[7]減少將近35.85%。本篇另一優點就是對於任何位元數的加法器皆可以使用本文所提出的架構為基礎而組合，而且所設計出來的電路皆擁有自我檢查的功能。並且本文所使用的檢查器為非樹狀的架構，所以對於高位元的電路架構並不會有延遲時間過大的問題，較一般樹狀架構的檢查器更適合應用於高位元的電路架構上。
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