實現於CB-LDPC高速解碼硬體設計

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題名:	實現於CB-LDPC高速解碼硬體設計
作者:	林孟毅林光浩
貢獻者:	電子工程系
關鍵詞:	通道編碼疊代解碼演算法 QC-LDPC 低密度同位元檢查碼 VLSI解碼架構
日期:	2011
上傳時間:	2013-08-05 13:16:34 (UTC+8)
出版者:	台中;國立勤益科技大學
摘要:	近年來無線通訊系統快速進步，為了要提高傳輸速率及接收資料的正確性，尤其是在傳輸環境中以無線傳輸的干擾為最多，因此確保資料在傳輸時的正確性極為重要，使得錯誤更正碼的應用不可或缺。低密度同位元檢查碼具有接近沈農(Shannon)定理，能夠確保高速網路資料的正確性，因此低密度同位元檢查碼被應用在新一代高速率無線通訊網路系統，如MIMO-OFDM、Wi-Fi與WiMAX，以增加訊號可靠度。本論文提出改良Quasi Cyclic LDPC之區塊型架構，稱為循環區塊型低密度同位元矩陣(Circular Block-Type LDPC)，藉由建構一個非正規的CB-LDPC矩陣，可以得到一個高效能硬體解碼設計及優越的解碼性能。CB-LDPC使用最小和演算法 (MSA)進行疊代解碼運算，硬體架構採用BNU、CNU與記憶體資料平行設計。最後使用TSMC.18CMOS製程實現晶片，在頻率100MHz、8次疊代、碼率 1/2、區塊長度 2304情況下具有1.1Gbps高吞吐量。
顯示於類別:	[電子工程系(所)] 【電子工程系所】博碩士論文

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