低功率CMOS前置除頻器晶片設計

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題名:	低功率CMOS前置除頻器晶片設計
作者:	陳明家洪玉城
貢獻者:	電子工程系
關鍵詞:	低功率頻率合成器可規劃除頻器前置除頻器
日期:	2011
上傳時間:	2013-08-05 13:37:45 (UTC+8)
出版者:	台中;國立勤益科技大學
摘要:	在現代通信系統中，頻率合成器是重要的電路之一，其最高的工作頻率通常被電路架構中的除頻器和電壓控制振盪器性能所限制。除頻器特性決定頻率合成器性能的好壞。本論文提出兩種新型雙模數(Dual-modulus)除2/3電路與一種可規劃式除頻器改良電路。第一型電路為新型低功率除2/3電路(Type-1)，使用技巧去解決電荷分享的問題，期能降低總節點電容對輸出訊號的影響。晶片量測結果顯示，電路可以執行在低電壓，並具有低功率消耗之優點。第二種電路為新型低功率除2/3電路(Type-2)，電路使用動態浮接輸入(Dynamic Floating Input, DFI)設計之正反器以降低整體功率消耗，電路模擬結果顯示，電路在低電壓操作時比第一型除2/3電路(Type-1)，具有較優異的效能。第三種電路為改良除1/2/3除頻器模組化之可規劃式除頻器電路，電路使用”除1/2/3除頻器模組”串接組成可規劃式除頻器，已完成電路簡化並降低電晶體數目與改善晶片面積問題。最後，我們將所提出的新型除2/3電路進行擴充性驗證，實現常使用的除4/5電路與除16/17電路，已完成電路模擬與佈局。本篇論文相關電路研究與晶片實現，均使用臺積電(TSMC) 0.18-m 1P6M CMOS製程環境。
顯示於類別:	[電子工程系(所)] 【電子工程系所】博碩士論文

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