應用於LTE系統之低功耗CMOS接收機射頻前端電路

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題名:	應用於LTE系統之低功耗CMOS接收機射頻前端電路
作者:	楊岱軒林光浩
貢獻者:	電子工程系
關鍵詞:	LTE 低功耗接收機前端電路
日期:	2013
上傳時間:	2013-08-05 15:19:09 (UTC+8)
出版者:	台中;國立勤益科技大學
摘要:	本論文提出應用於LTE系統之低功耗CMOS射頻前端電路，符合3GPP LTE之系統規範，並採用低中頻接收機架構，其中包含了一差動式源極衰減低雜訊放大器與摺疊式混頻器。由於LTE是一應用於手持式裝置的通訊協定，因此在設計電路時以低功率消耗為訴求，本論文將低雜訊放大器之電晶體設計於次臨界導通區域，在不犧牲增益的情況下可有效減少偏壓電流，使整體功率消耗降低。使用PCSNIM(Power-constrained Simultaneous noise and input matching)之技術，可以提高電感衰減式共源極低雜訊放大器輸入阻抗匹配的設計彈性，在低功率的情形下，使其仍然有良好的雜訊表現。採用摺疊式混頻器的好處是能夠使用閃爍雜訊較低的PMOS原件來組成開關級的設計，如此可進一步減少輸出端之雜訊。本論文中之電路設計是以TSMC 0.18μm CMOS製成進行模擬，並透過CIC申請下線，完成晶片製作。本電路操作於1.2V電壓下，消耗電流為2.27mA，增益為12.52dB，P1dB為−9dBm，IIP3為−4 dBm，雜訊指數為18.31dB。
顯示於類別:	[電子工程系(所)] 【電子工程系所】博碩士論文

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