進位選擇加法器之設計

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Title:	進位選擇加法器之設計
Authors:	謝韶徽;董秋溝;李文益
Contributors:	電子工程系 Department of Electronic Engineering
Keywords:	進位選擇加法器;計算機算術;加法器設計;算術電路設計
Date:	2003-12
Issue Date:	2008-12-23 10:26:50 (UTC+8)
Publisher:	勤益科技大學
Abstract:	進位選擇加法器 (Carry Select Adder; CSA)最初的設計是為了可以執行高速加法運算，但是其代價為所使用的電路面積太大，所以，在之後的CSA設計大多是討論如何減少CSA電路的面積為主。CSA可由雙漣波進位加法器 (Ripple Carry Adder; RCA)的電路結構所組成，清華大學張慶元教授[2]提出以一個漣波進位加法器與一個「加1(Add One)電路」的電路結構取代。在本文中，提出一種新的加1電路及多工器的結構，使得CSA在電路面積上可以大幅減少；以64位元加法器而言，使用UMC 0.5um之製程技術，經由實驗結果得知：本文提出之改良式進位選擇加法器結構較之前的進位選擇加法器結構較之前的進位選擇加法器在電晶體個數上少了將近13.74%至27.17%，而延遲時間則有2.34%至22.33%獲益。
Relation:	勤益學報 21(2) p.179-187
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